3D Simulation with virtual stereo rig for optimizing centrifugal fertilizer spreading

Stereovision can be used to characterize of the fertilizer centrifugal spreading process and to control the spreading fertilizer distribution pattern on the ground reference. Fertilizer grains, however, resemble each other and the grain images contain little information on texture. Therefore, the accuracy of stereo matching algorithms in literature cannot be used as a reference for stereo images of fertilizer grains. In order to evaluate stereo matching algorithms applied to images of grains a generator of synthetic stereo particle images is presented in this paper. The particle stereo image generator consists of two main parts: the particle 3D position generator and the virtual stereo rig. The particle 3D position generator uses a simple ballistic flight model and the disc characteristics to simulate the ejection and the displacement of grains. The virtual stereo rig simUlates the stereo acquisition system and generates stereo images, a disparity map and an occlusion map. The results are satisfying and present an accurate reference to evaluate stereo particles matching algorithms

A Programmable Vision Chip with High Speed Image Processing

International audienceA high speed Analog VLSI Image acquisition and pre-processing system is described in this paper. A 64×64 pixel retina is used to extract the magnitude and direction of spatial gradients from images. So, the sensor implements some low-level image processing in a massively parallel strategy in each pixel of the sensor. Spatial gradients, various convolutions as Sobel filter or Laplacian are described and implemented on the circuit. The retina implements in a massively parallel way, at pixel level, some various treatments based on a four-quadrants multipliers architecture. Each pixel includes a photodiode, an amplifier, two storage capacitors and an analog arithmetic unit. A maximal output frame rate of about 10000 frames per second with only image acquisition and 2000 to 5000 frames per second with image processing is achieved in a 0.35 μm standard CMOS process. The retina provides address-event coded output on three asynchronous buses, one output is dedicated to the gradient and both other to the pixel values. A prototype based on this principle, has been designed. Simulation results from Mentor GraphicsTMsoftware and AustriaMicrosystem Design kit are presented

Design, Implementation and Evaluation of Hardware Vision Systems Dedicated to Real-Time Face Recognition

Human face recognition is an active area of research spanning several disciplines such as image processing, pattern recognition, and computer vision. Most researches have concentrated on the algorithms of segmentation, feature extraction, and recognition of human faces, which are generally realized by software implementation on standard computers. However, many applications of human face recognition such as human-computer interfaces, model-based video coding, and security control (Kobayashi, 2001, Yeh & Lee, 1999) need to be high-speed and real-time, for example, passing through customs quickly while ensuring security. For the last years, our laboratory has focused on face processing and obtained interesting results concerning face tracking and recognition by implementing original dedicated hardware systems. Our aim is to implement on embedded systems efficient models of unconstrained face tracking and identity verification in arbitrary scenes. The main goal of these various systems is to provide efficient robustness algorithms that only require moderated computation in order 1) to obtain high success rates of face tracking and identity verification and 2) to cope with the drastic real-time constraints. The goal of this chapter is to describe three different hardware platforms dedicated to face recognition. Each of them has been designed, implemented and evaluated in our laboratory

Vers une architecture électronique unifiée et zéro temps mort pour l'instrumentation nucléaire

International audienceDans l'instrumentation nucléaire, et d'autres domaines tels que les applications de la physique des particules, l'analyse de signaux médicaux (Tomographie par Émission de Positons (TEP), Électro-EncéphaloGraphie (EEG)) ou la détection de signaux radar, le signal mesuré est composé d'impulsions dont la date d'arrivée est aléatoire, et dont l'amplitude et la durée sont non déterministes. La grande variété d'applications nécessite de disposer d'une architecture flexible pouvant être aisément reprogrammée. De plus, l'exigence de mesures en temps réel impose de disposer d'une grande capacité de calcul et de bande passante pour la mise en forme et l'extraction des caractéristiques des impulsions. Enfin, ces architectures doivent être capables de passer à l'échelle pour supporter des applications nécessitant parfois un très grand nombre de voies de mesure. Cet article décrit l'approche utilisée pour définir les éléments architecturaux répondant à ces contraintes. Elle est basée sur l'étude de l'état de l'art du domaine de l'instrumentation nucléaire allant des caractéristiques des détecteurs jusqu'à une analyse applicative en passant par l'électronique de traitement numérique. Notre proposition architecturale s'appuie sur le partage de ressources et est basée sur la séparation des impulsions du reste du signal en entrée de chaîne. La capacité de passage à l'échelle du modèle est vérifiée par simulation dont les résultats sont présentés dans cet article

Extensions matérielles pour processeurs embarqués de traitement d'images.

12pLe marché des imageurs embarqués est entré dans une ère nouvelle avec l'avènement des téléphones portables munis d'appareils photographiques et de caméras. Il est attendu qu'à l'horizon 2009, leur nombre dépassera celui de l'ensemble des appareils photos vendus depuis l'invention de la photographie, et ce qu'ils soient numériques ou non. Le marché des imageurs électroniques embarqués est donc un secteur porteur, notamment au travers de la téléphonie et de la visiophonie mobile. Les applications ne sont plus limitées à la simple photographie ou la transmission de vidéo ; les lecteurs de codes matrices, la reconnaissance de visages, la biométrie, ou la vision 3D sont des exemples parmi les très nombreuses applications émergentes. L'implémentation de ces applications au sein de dispositifs mobiles requiert une grande flexibilité des composants que les IP dédiées largement utilisées jusqu'alors ne permettent pas. C'est pourquoi des solutions basées sur de processeurs programmables s'avèrent indispensables. Nous proposons dans ce papier des extensions destinées à améliorer les performances des processeurs dédiés au traitement d'image, nous démontrons que ces extensions apportent des améliorations de 60% sur l'ensemble de la chaîne d'acquisition et d'amélioration d'images utilisées derrière le capteur vidéo, ce qui indique le potentiel de ce type d'unité de calcul pour le support des applications à venir

eISP, une architecture de calcul programmable pour l'amélioration d'images sur téléphone portable.

4 pagesToday's smart phones, with their embedded high-resolution video sensors, require computing capacities that are too high to easily meet stringent silicon area and power consumption requirements (some one and a half square millimeters and half a watt) especially when programmable components are used. To develop such capacities, integrators still rely on dedicated low resolution video processing components, whose drawback is low flexibility. With this in mind, our paper presents eISP {--} a new, fully programmable Embedded Image Signal Processor architecture, now validated in {TSMC~65nm} technology to achieve a capacity of {16.8~GOPs} at {233~MHz}, for {1.5~mm$^2$} of silicon area and a power consumption of {250~mW}. Its resulting efficiency ({67~MOPs/mW}), has made eISP the leading programmable architecture for signal processing, especially for {HD~1080p} video processing on embedded devices such as smart phone

A high speed programmable focal-plane SIMD vision chip. Analog Integrated Circuits and Signal Processing

International audienceA high speed analog VLSI image acquisition and low-level image processing system is presented. The architecture of the chip is based on a dynamically reconfigurable SIMD processor array. The chip features a massively parallel architecture enabling the computation of programmable mask-based image processing in each pixel. Each pixel include a photodiode, an amplifier, two storage capacitors, and an analog arithmetic unit based on a four-quadrant multiplier architecture. A 64 × 64 pixel proof-of-concept chip was fabricated in a 0.35 μm standard CMOS process, with a pixel size of 35 μm × 35 μm. The chip can capture raw images up to 10,000 fps and runs low-level image processing at a framerate of 2,000–5,000 fp